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FPGA:色々試してみる

Verilog HDLの記述を色々試してみる。昨日試した

module tmp(a,b,c);
input a,b;
output c;
assign c = a & b;
endmodule

これからスタート。モジュールを増やしてみる。

module tmp(a,b,c);
input a,b;
output c;
assign c = a & b;
endmodule

module test(A,B,C);
input A,B;
output C;
add add0(.a(A),.b(B),.c(C));
endmodule


無事コンパイルできた。モジュールを呼び出してみる。
module tmp(a,b,c);
input a,b;
output c;
assign c = a & b;
endmodule

module add(a,b,c);
input a,b;
output c;
assign c = a + b;
endmodule

module test(A,B,C);
input A,B;
output C;
add add0(.a(A),.b(B),.c(C));
endmodule


これもコンパイルは通った。順番を入れ替えてみる。

module tmp(a,b,c);
input a,b;
output c;
assign c = a & b;
endmodule

module test(A,B,C);
input A,B;
output C;
add add0(.a(A),.b(B),.c(C));
endmodule

module add(a,b,c);
input a,b;
output c;
assign c = a + b;
endmodule

C言語的な頭だとtestの前にaddを記述しておかないとエラーになる気がしたのだが、問題なくコンパイルできた。

ちなみにコンパイルはCtrl + Lでも出来ます。

ジャジャガッチ | FPGA | 20:48 | comments(0) | trackbacks(0) |

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